ELR SerDes PHY符合IEEE和OIF長距離（LR）標(biāo)準(zhǔn)，在基礎(chǔ)規(guī)格之外提供了額外的性能裕度。上方圖片展示了三個張大的眼圖，它們在PAM4模式下具有良好的對稱性，將四個信號電平分開。3nm演示展示了E-10級的卓越誤碼率（BER）性能以及39dB bump間通道，與28dB Ball間插損誤碼率小于1E-4的標(biāo)準(zhǔn)規(guī)格相比提供了充足的性能余量。

112G-ELR SerDes IP同時支持中距離（MR）和超短距離（VSR）應(yīng)用，實現(xiàn)不同信道更靈活的功耗節(jié)省。NRZ和PAM4信號下的數(shù)據(jù)傳輸速率從1G到112G，實現(xiàn)背板，直連線纜（DAC），芯片間以及芯片到模塊的可靠高速數(shù)據(jù)傳輸。

SerDes IP采用領(lǐng)先的基于DSP的架構(gòu)，通過最大可能性序列檢測（MLSD）和反射抵消技術(shù)實現(xiàn)損耗及反射信道的系統(tǒng)穩(wěn)定。MLSD技術(shù)可以優(yōu)化BER，提供更強(qiáng)大的突發(fā)性錯誤處理能力。通過專有的實現(xiàn)技術(shù)，Cadence能確保MLSD的功耗開銷最小。反射消除技術(shù)消除了具有實際走線和連接器的產(chǎn)品環(huán)境中的雜散、遠(yuǎn)距離反射，從而提供穩(wěn)健的BER結(jié)果。

3nm工藝下的Cadence 112G-ELR SerDes解決方案進(jìn)一步強(qiáng)化了我們在高性能互聯(lián)IP領(lǐng)域的領(lǐng)導(dǎo)力，是大規(guī)模數(shù)據(jù)中心的理想選擇，客戶也可以從TSMC的3nm工藝中獲得更顯著的功耗和性能優(yōu)化，是目前在PPA和晶體管領(lǐng)域最先進(jìn)的技術(shù)。

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