Rambus接口IP總經(jīng)理Scott Houghton表示：“人工智能/機器學(xué)習(xí)（AI/ML）和數(shù)據(jù)密集型工作負載的快速發(fā)展正在推動數(shù)據(jù)中心架構(gòu)的持續(xù)演進，并要求更高的性能水平。Rambus PCIe 6.0接口子系統(tǒng)可通過一流的延遲、功耗、面積和安全性，支持下一代數(shù)據(jù)中心對性能的要求?！?/p>

Rambus PCIe 6.0接口子系統(tǒng)的數(shù)據(jù)傳輸速率高達64GT/s，并且經(jīng)過全面優(yōu)化，可滿足先進異構(gòu)計算架構(gòu)的需求。該子系統(tǒng)中的PCIe控制器具備完整性和數(shù)據(jù)加密（IDE）引擎，專門用于保護PCIe鏈接和通過它們傳輸?shù)闹匾獢?shù)據(jù)。另外在PHY方面，它還提供對CXL 3.0的全面PHY支持，支持緩存一致性內(nèi)存共享、擴展和池化的芯片級解決方案。

IDC計算半導(dǎo)體研究副總裁Shane Rau表示：“PCIe在數(shù)據(jù)中心無處不在。為了支持新一代應(yīng)用的更高性能要求，企業(yè)正在不斷提升速度和帶寬，進而使CXL的重要性日益提升。越來越多的芯片公司開始支持新的數(shù)據(jù)中心架構(gòu)，因此獲得高性能接口IP解決方案將成為實現(xiàn)該生態(tài)系統(tǒng)的關(guān)鍵。”

Rambus PCIe 6.0接口子系統(tǒng)有以下主要特性：

• 支持PCIe 6.0規(guī)范，包括64 GT/s數(shù)據(jù)傳輸速率和PAM4調(diào)制信號
• 實現(xiàn)低延遲前向糾錯（FEC），保證鏈路穩(wěn)健性
• 支持固定尺寸的FLIT，可實現(xiàn)高帶寬效率
• 向后兼容PCIe 5.0、4.0和3.0/3.1
• 通過IDE引擎（控制器）實現(xiàn)最先進的安全性
• 支持CXL 3.0，用于優(yōu)化內(nèi)存資源的新使用模式（PHY）

更多信息：

如需了解更多PCIe 6.0接口子系統(tǒng)有關(guān)信息，敬請訪問：rambus.com/interface-ip/serdes/pcie6-phy/。

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