^[[1]^] JEDEC可選的SRX/NOP時(shí)鐘同步（CLK_SYNC）功能旨在減輕美光1βnm器件支持的四相時(shí)鐘架構(gòu)中主處理器與DRAM之間的工作周期失真效應(yīng)。

^[[2]^] 基于理論最大帶寬，器件級(jí)性能提升為（7200-4800）/4800。

^[[3]] 每瓦性能（理論最大帶寬，器件級(jí)）：Y52K 7200MT/s與Y32A 4800MT/s。根據(jù)預(yù)測(cè)的Gstress總線利用率7200MT/s（58%）計(jì)算，并在SPR E-step系統(tǒng)中測(cè)量。

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