IR壓降引發(fā)的“雪崩效應(yīng)”

“先進(jìn)節(jié)點環(huán)境下，IR壓降對時序分析有很大影響?！膘菰萍夹酒呒壙偙O(jiān)柴菁表示，為了確保AI芯片設(shè)計達(dá)到最高的可靠性，設(shè)計人員不但需要精確的進(jìn)行IR壓降分析，還需要設(shè)計工具能夠自動檢測并修復(fù)IR壓降問題，實現(xiàn)更快的開發(fā)時間和PPA獲益，避免流片前的失效。

IR壓降分析是一項關(guān)鍵的簽核技術(shù)，這是毋庸置疑的。但有意思的是，在傳統(tǒng)的設(shè)計流程或是成熟工藝?yán)铮╇娡暾詥栴}其實并沒有得到如此之高的重視。通常情況下，設(shè)計人員會在整個設(shè)計流程的收尾階段進(jìn)行供電完整性驗證，如果出現(xiàn)了較大的IR壓降問題再著手進(jìn)行修復(fù)。

但在先進(jìn)節(jié)點和日趨復(fù)雜的芯片架構(gòu)環(huán)境下，一方面，如果布線的供電電壓出現(xiàn)明顯降低，將導(dǎo)致與之相連的邏輯單元性能下降，并由此引發(fā)“雪崩效應(yīng)”，導(dǎo)致整個模塊性能下降。另一方面，由于熱密度在逐漸變大，導(dǎo)致局部IR壓降的不確定性也在變大，如果仍然在流程末尾才進(jìn)行供電完整性分析，出現(xiàn)芯片設(shè)計無法修復(fù)的現(xiàn)象將成為大概率事件。

除此之外，面對一些針對高性能項目，設(shè)計師還要關(guān)注局部關(guān)鍵路徑的時序狀況，這和傳統(tǒng)時序分析中的全局時序分析又有所不同。因為即便將整體供電電壓降低10%（相比之下，IR壓降通常以5%為臨界點），也很難尋找出那些因IR壓降問題而讓時序變得敏感的路徑，而這些恰恰是影響一顆高性能芯片能否達(dá)到設(shè)計目標(biāo)的關(guān)鍵所在。

如果再具體到數(shù)字設(shè)計和簽核工具上，以Cadence為例，針對信號完整性問題，Cadence推出了Tempus時序分析工具；針對供電完整性問題，Voltus功耗分析工具可以勝任。在先進(jìn)工藝設(shè)計中，兩個分析工具之間的反復(fù)切換看似沒有什么問題，但實際上，由于兩者是分別進(jìn)行計算和修復(fù)，常常會導(dǎo)致出現(xiàn)“按下葫蘆起了瓢”的現(xiàn)象，很難同時兼顧時序和供電問題，導(dǎo)致反復(fù)修改，浪費時間。

雙引擎找到電壓降的最優(yōu)路徑

于是，在2019年11月，Cadence發(fā)布了Tempus電源完整性解決方案，這是業(yè)界率先推出的靜態(tài)時序/信號完整性和電源完整性分析工具，幫助工程師在7nm及更小節(jié)點創(chuàng)建可靠設(shè)計。

Tempus電源完整性解決方案集成了業(yè)界廣泛使用的Cadence Tempus時序簽核解決方案與Voltus IC電源完整性解決方案，為簽核流程提供了實時電壓降協(xié)同仿真。使用這款工具，用戶可以在不犧牲簽核質(zhì)量的前提下大幅降低IR壓降設(shè)計余量，優(yōu)化功耗和面積，減少工程量并加快設(shè)計收斂。早期使用案例表明，Tempus電源完整性解決方案可以正確識別IR壓降錯誤，在流片前預(yù)防出現(xiàn)硅片故障，并將硅片最大頻率提高10％。

該工具的其他主要優(yōu)勢還包括：

• 降低IR壓降設(shè)計余量，優(yōu)化功耗和面積；

• 用專有的無激勵算法識別電壓敏感路徑：將靈敏度分析與通過機器學(xué)習(xí)（ML）技術(shù)開發(fā)的專有算法相結(jié)合，有效識別最有可能受到IR壓降影響的關(guān)鍵路徑。Tempus電源完整性解決方案可以高效提高IR壓降分析覆蓋范圍，無需額外且耗時的外部激勵輸入；

• 智能激勵生成和IR壓降時序影響的直接計算減少了對更大安全余量的需求，從而優(yōu)化功耗和面積；

• 全面的簽核覆蓋：自動創(chuàng)建激勵以實現(xiàn)完全覆蓋，同時搜索電壓敏感路徑上的潛在故障，從而提高簽核IR壓降分析的可靠性；

• 查找并修復(fù)潛在的IR壓降故障：電壓敏感高風(fēng)險故障場景的預(yù)知性能夠幫助設(shè)計人員在設(shè)計早期發(fā)現(xiàn)潛在問題并自動修復(fù)。

在隨后的2020年3月，Cadence又發(fā)布已經(jīng)過數(shù)百次先進(jìn)工藝節(jié)點成功流片驗證的新版Cadence數(shù)字全流程，支持機器學(xué)習(xí)（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項業(yè)界首創(chuàng)技術(shù)，吞吐量最高提升3倍，PPA最高提升20%。細(xì)化到優(yōu)化簽核收斂方面，數(shù)字全流程采用統(tǒng)一的設(shè)計實現(xiàn)，時序簽核及電壓降簽核引擎，通過所有物理，時序和可靠性目標(biāo)設(shè)計的同時收斂來增強簽核性能，幫助用戶降低設(shè)計裕度，減少迭代。

而為了更好的推進(jìn)RTL-to-GDS全流程自動優(yōu)化，提高整個設(shè)計團隊的工作效率，尤其是解決初學(xué)者在設(shè)計工作中遇到的巨大挑戰(zhàn)。2021年7月，Cadence在自身廣泛數(shù)字解決方案中增加了首款基于機器學(xué)習(xí)的設(shè)計工具Cerebrus，與Genus Synthesis Solution綜合解決方案、Innovus Implementation System設(shè)計實現(xiàn)系統(tǒng)、Tempus Timing Signoff Solution時序簽核解決方案中的數(shù)十步流程實現(xiàn)無縫對接，實現(xiàn)了更快的流程優(yōu)化。

結(jié)語：

選擇7nm及以下的先進(jìn)設(shè)計，都是為了最求更高的頻率、更低的功耗或更小的面積。為了在不超出功耗限制或妥協(xié)電源完整性的前提下達(dá)到高頻率需求，電氣和物理簽核收斂必須足夠精確。

因此，在過去幾年里，從Genus綜合解決方案提供的RTL綜合平臺，到面向先進(jìn)節(jié)點設(shè)計的Innovus設(shè)計實現(xiàn)平臺，再到流程下游的電氣簽核技術(shù)（包括Tempus時序簽核解決方案的靜態(tài)時序分析功能、面向電源及IR壓降簽核的Voltus IC定制化電源完整性解決方案）和Pegasus驗證系統(tǒng)，Cadence對由設(shè)計實現(xiàn)和簽核技術(shù)組成的數(shù)字全流程進(jìn)行了全面的重新開發(fā)，以應(yīng)對先進(jìn)節(jié)點設(shè)計帶來的挑戰(zhàn)。目前，Cadence數(shù)字全流程在所有先進(jìn)FinFET節(jié)點被廣泛采納，7nm及以下節(jié)點已成功流片200+。

xiesc