Agarwal還說道：“多核技術(shù)徹底打破了計算機行業(yè)，當今的多核系統(tǒng)已經(jīng)可以擁有2到16個核心，在未來的3年中核心數(shù)目將會達到100個，未來10年內(nèi)會有1000核心的產(chǎn)品面試。有3個很重要的問題：如何分配資源？核心怎樣互聯(lián)？多核技術(shù)的編程如何發(fā)展？”
“以往設(shè)計師們只是簡單地增加緩存核管道的容量就可以提升計算速度，現(xiàn)在我們有了其它的選擇，它會為處理器帶來新的東西。” Agarwal說道，“在很多情況下增加處理器和減小緩存容量將會比用同樣多的處理器和大容量緩存在性能上提升的更多?！?/P>
Agarwa介紹了KILL規(guī)則-如果不是線性的就被KILL掉，只有在核心的性能按比例增長的區(qū)域才會增加它的資源。按照這個規(guī)則Agarwa指出這樣就可能找到在指定的多核系統(tǒng)內(nèi)最優(yōu)化的緩存容量，這個普遍適用的規(guī)則使得我們使用比目前更少的緩存。
當時鐘速率變得更低緩存容量也能被大幅減小， Agarwal指出如果時鐘速率從4G降低到1G的時候單位緩存的錯誤率增加4倍這樣緩存的容量就可以減小16倍。
第二個問題是核心之間如何互聯(lián)，Agarwal討論分布式的網(wǎng)狀結(jié)構(gòu)而不是總線和環(huán)狀結(jié)構(gòu)。網(wǎng)狀結(jié)構(gòu)是可擴展的因為它的等分頻寬隨著核心數(shù)量的增加而增長，將來網(wǎng)狀結(jié)構(gòu)能夠比目前的總線型16核心技術(shù)節(jié)能89-90%同時它還支持簡單的布局。
未來的趨勢是‘tiled’的多核結(jié)構(gòu)使得資源均勻的分布從而避免了資源的集中。Agarwal主持著一個叫做‘RAW’的項目就是研究這一結(jié)構(gòu)的， Agarwal預測基于總線結(jié)構(gòu)的多核系統(tǒng)將在一兩年內(nèi)退出歷史舞臺。
當討論到編程技術(shù)將如何發(fā)展時, Agarwal提出一個問題：為什么多核系統(tǒng)編程會很復雜? 他指出首先是因為它是全新的技術(shù)，是一個認知的問題。他指出，串行程序在很多的層次上比并行處理程序要復雜的多。
Agarwal指出目前針對多核的并行程序設(shè)計工具就像在19世紀80年代超大規(guī)模集成電路VLSI設(shè)計使用的工具一樣，仍然處在一個不明朗的階段。他還指出：“我們需要這些工具，標準和體系。我們有機會建立多核時代的基礎(chǔ)API(應(yīng)用編程接口)，誰將是多核時代的Microsoft, Cadence和 Synopsys?”
Agarwal指出原來的程序設(shè)計方法已經(jīng)不能達到標準，Pthreads將會在短期內(nèi)使用，但是它沒有提供軟件的封裝和和模塊化。 在共享內(nèi)存的結(jié)構(gòu)中直接存儲器存取DMA技術(shù)浪費了帶寬和能耗，消息傳遞并行程序設(shè)計接口MPI需要大的總體花銷和大內(nèi)存支持。
Agarwal指出一個很有前途的概念是使用專用途集成電路ASIC芯片-使數(shù)據(jù)從一臺機器流向另外一臺，這是十分高速和節(jié)省能源的。它是在硬件設(shè)計時就被很好的開發(fā)出來，如同一個軟件結(jié)構(gòu)因為它和網(wǎng)絡(luò)應(yīng)用程序中的套接字是十分類似的。
Agarwal指出核心之間的數(shù)據(jù)傳輸比內(nèi)存訪問更加經(jīng)濟，緩存之間的延遲可以低到50個周期，寄存器之間的延遲低到5個周期。一個像套接字并且基于流的程序設(shè)計API為多核系統(tǒng)到來很大益處，他還指出：多核協(xié)會Multicore Association提議的CAPI標準就是這個API。
擁有緩存容量減小，網(wǎng)狀結(jié)構(gòu)的互聯(lián)和基于流的程序設(shè)計等技術(shù)，多核系統(tǒng)架構(gòu)在短期內(nèi)不會有很大的變化。 Agarwal指出“成功的解決方案將提供革命性的道路,那里有我們的挑戰(zhàn)。”
