| R-Tile特性（每個區(qū)塊） | 描述 |
| PCle 5.0 x16 Up to32GT/sper lane 1x16EP/RP 2x8EP/RP 4 x4 RP 端點(diǎn)（EP）Root Port（RP）PIPE直接事務(wù)層旁路/切換選項 虛擬化&確切時間選項 | 靈活的、多功能的PCIe 5.0硬化IP模塊，允許您在高性能FPGA設(shè)計中創(chuàng)建端點(diǎn)、根端口、交換機(jī)或定制的PCIe接口。 Intel Agilex 7 FPGA R-Tile是唯一具備完整的50×16數(shù)據(jù)速率且符合PCI-SIG標(biāo)準(zhǔn)的設(shè)備。 |
| CXL1.1/2.0×16 Up to 32 GT/s per lane 1×16 EP Supports CXL Type1 Type2 with DCOH and Type 3. | 這是FPGA行業(yè)中首款具有CXL硬化IP的設(shè)備，可以以全速率管理鏈接并預(yù)處理CXL數(shù)據(jù)包。軟件協(xié)議IP管理CXL事務(wù)層功能。圖形用戶界面（GUI）允許進(jìn)行以下自定義操作： cxl.io、cxl.cache和cxl.mem接口允許插入增值加速功能（如定制的壓縮/解壓縮算法）創(chuàng)新的主機(jī)管理設(shè)備內(nèi)存（HDM）功能 與第四代英特爾? 至強(qiáng)? 可擴(kuò)展處理器進(jìn)行了廣泛的驗證和互操作性測試。CXL認(rèn)證待定，將在Compute Express Link協(xié)會的活動中進(jìn)行。 預(yù)計支持選定的CXL 2.0功能，待驗證、互操作性測試和與未來CPU的合格性確認(rèn)后提供支持。 |
表1. 英特爾Agilex 7 FPGA R-Tile關(guān)鍵特性
符合量產(chǎn)要求的R-Tile版本標(biāo)志著英特爾Agilex 7 FPGA I系列設(shè)備中四種不同封裝下的七種邏輯密度的器件進(jìn)入量產(chǎn)階段。這樣一來，客戶就能夠在他們的新設(shè)計中充分利用英特爾Agilex 7 FPGA提供的性能和功耗領(lǐng)先優(yōu)勢?；谟⑻貭?0納米工藝技術(shù)，英特爾Agilex 7 FPGA可編程邏輯和R-Tile芯粒充分利用英特爾強(qiáng)大的供應(yīng)鏈優(yōu)勢，以及先進(jìn)的制造和測試能力，能夠在標(biāo)準(zhǔn)交貨期內(nèi)提供量產(chǎn)解決方案。一旦英特爾Agilex 7 FPGA M系列R-Tile的樣品過渡到量產(chǎn)階段，將具備更多設(shè)備密度和封裝選項。
將R-Tile的功能與其他的英特爾Agilex 7 FPGA芯粒（如最近發(fā)布的F-Tile）相結(jié)合，可以創(chuàng)建出適用于下一代加速器（如SmartNIC、IPU和計算存儲解決方案）的靈活高性能FPGA。
