l 第一次DOE

在第一次DOE中，我們使用DED工藝步驟進(jìn)行了沉積和刻蝕量的實(shí)驗(yàn)。在我們的測(cè)試條件下，空隙體積可以減小但永遠(yuǎn)不能化零，并且沉積層不應(yīng)超過頂部關(guān)鍵尺寸的45%（見圖 2）。

l 第二次DOE

在第二次DOE中，我們給校準(zhǔn)模型（DEDED工藝流程的順序）加入了新的沉積/刻蝕工藝步驟。這些新的沉積和刻蝕步驟被設(shè)置了與第一次 DOE相同的沉積和刻蝕范圍（沉積1和刻蝕1）。沉積1(D1)/刻蝕1(E1)實(shí)驗(yàn)表明，在D1和E1值分別為47nm和52nm時(shí)可以獲得無空隙結(jié)構(gòu)（見圖 3）。需要注意，與第一次DOE相比，DEDED工藝流程中加入了新的沉積和刻蝕步驟。與之前使用的簡單DED工藝相比，這意味著工藝時(shí)間的增加和生產(chǎn)量的降低。

l 第三次DOE

在第三次DOE中，我們通過調(diào)整BT（初刻蝕）刻蝕行為參數(shù)進(jìn)行了一項(xiàng)前置通孔剖面的實(shí)驗(yàn)。在BT刻蝕實(shí)驗(yàn)中，使用SEMulator3D的可視性刻蝕功能進(jìn)行了工藝建模。我們?cè)谔摂M實(shí)驗(yàn)中修改的是等離子體入射角度分布(BTA)和過刻蝕因子(Fact)這兩個(gè)輸入?yún)?shù)。完成虛擬通孔刻蝕后，使用虛擬測(cè)量來估測(cè)每次模擬運(yùn)行的最大彎曲關(guān)鍵尺寸和位置。這個(gè)方法使用BTA（初刻蝕等離子體入射角度分布）和Fact（過刻蝕量）實(shí)驗(yàn)實(shí)驗(yàn)生成了虛擬結(jié)構(gòu)，同時(shí)測(cè)量和繪制了彎曲關(guān)鍵尺寸和位置。第三次DOE的結(jié)果表明，當(dāng)彎曲關(guān)鍵尺寸足夠小時(shí)，可以獲得無空隙的結(jié)構(gòu)；當(dāng)彎曲關(guān)鍵尺寸大于150nm時(shí)，空隙體積將急劇增加（見圖4）。 因此，可以利用最佳的第三次DOE結(jié)果來選擇我們的制造參數(shù)并進(jìn)行硅驗(yàn)證。

通過將前置通孔彎曲規(guī)格設(shè)置在150nm以下（圖5中的145nm），我們?cè)谧罱K的硅工藝中獲得了無空隙結(jié)構(gòu)。此次，硅結(jié)果與模型預(yù)測(cè)相符，空隙問題得到解決。

圖5：當(dāng)彎曲關(guān)鍵尺寸小于150nm時(shí)，SEMulator3D預(yù)測(cè)的結(jié)果與實(shí)際的硅結(jié)果

此次演示中，我們進(jìn)行了SEMulator3D建模和虛擬DOE來優(yōu)化DED鎢填充，并生成無空隙結(jié)構(gòu)，3次DOE都得到了空隙減小或無空隙的結(jié)構(gòu)。我們用DOE3的結(jié)果進(jìn)行了硅驗(yàn)證，并證明我們解決了空隙問題。硅結(jié)果與模型預(yù)測(cè)相匹配，且所用時(shí)間比試錯(cuò)驗(yàn)證可能會(huì)花費(fèi)的短很多。該實(shí)驗(yàn)表明，虛擬DOE在加速工藝發(fā)展并降低硅晶圓測(cè)試成本的同時(shí)，也能成功降低DED鎢填充工藝中的空隙體積。

【本文作者王青鵬博士，系 Coventor（泛林集團(tuán)旗下公司）半導(dǎo)體工藝與整合(SPI)高級(jí)工程師王青鵬博士 ， 原文鏈接： https://www.coventor.com/blog/accelerating-semiconductor-process-development-virtual-design-of-experiments/ 】

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