DRAM工藝開發(fā)還要注意存儲節(jié)點(diǎn)與相鄰有源區(qū)的距離，因?yàn)檫^度接近會導(dǎo)致設(shè)備短路。一旦發(fā)生短路，其背后的根本原因很難確定。但不解決的話，這些問題到了開發(fā)后期可能導(dǎo)致嚴(yán)重的可靠性與良率問題。若能在試產(chǎn)之前通過準(zhǔn)確地建模確定電容器觸點(diǎn)與AA在不同z位置的最小間隙，我們就有可能避免前述的嚴(yán)重后果。圖2展示的是在工藝建模過程中確定的BL到AA接觸區(qū)域，其中高亮部分就是需要通過工藝或設(shè)計(jì)變更解決的最小間隙問題。通過圖中示例可以看出工藝步驟之間復(fù)雜的相互影響并最終影響到DRAM的可靠性和良率，因此通過準(zhǔn)確的建模來確定這些影響是很有意義的。
支持多次擦除和重復(fù)編程的閃存出現(xiàn)于1984年，目前它已被用于各種消費(fèi)類設(shè)備、企業(yè)系統(tǒng)和工業(yè)應(yīng)用的存儲和數(shù)據(jù)傳輸。閃存可以長期保存數(shù)據(jù)，即使關(guān)機(jī)斷電也不受影響，其制造技術(shù)目前已經(jīng)從2D轉(zhuǎn)向3D（即3D NAND），以增加存儲密度。
單層3D NAND結(jié)構(gòu)的刻蝕非常復(fù)雜，因?yàn)楦呱顚挶缺仨氃谝唤M交替的材料中刻蝕，同時(shí)還要避免刻蝕孔發(fā)生彎曲和傾斜，并且需要專門刻蝕出用來分離相鄰存儲單元的“狹縫”。完整3D NAND結(jié)構(gòu)的刻蝕甚至要更復(fù)雜一些，因?yàn)槠渲羞€包含了形成字線 (WL) 觸點(diǎn)所必需的“梯式”刻蝕。圖3展示的是用SEMulator3D建模的完整3D NAND陣列，可以看出最先進(jìn)的3D NAND存儲器結(jié)構(gòu)相當(dāng)復(fù)雜，而且這還只是單層結(jié)構(gòu)。
工藝的復(fù)雜性在2D向3D閃存結(jié)構(gòu)的過渡中急劇提升，原因在于3D結(jié)構(gòu)需要多層溝道的刻蝕。當(dāng)今的大多數(shù)3D NAND存儲器都有兩層，這就意味著可能出現(xiàn)頂層與底層錯(cuò)位問題。圖4展示的就是多層3D NAND溝道刻蝕面臨的問題和挑戰(zhàn)。
這就是層錯(cuò)位和其導(dǎo)致的溝道刻蝕偏移。這種錯(cuò)位可能是工藝差異導(dǎo)致的，并且是任何3D NAND工藝開發(fā)都繞不開的問題。從圖中示例可以看出，層與層之間的一致性對多層3D NAND存儲單元的結(jié)構(gòu)質(zhì)量有非常重大的影響。和DRAM的情況一樣，我們可以在SEMulator3D系統(tǒng)中針對3D NAND的層錯(cuò)位問題做DoE統(tǒng)計(jì)變化研究，且只需要根據(jù)分析結(jié)果采取糾正措施即可，無需再花費(fèi)時(shí)間和金錢去進(jìn)行晶圓測試。
