圖 1 – 在同步情景下定義時鐘。
在我們的日常生活中（例 1），我們經(jīng)常說“明天下午 2點見面”。這個簡單陳述包含眾多關(guān)于同步的假設(shè)：
簡單的一句陳述“我們在下午2 點見”，假定其背后存在復(fù)雜的基礎(chǔ)設(shè)施，而我們下意識地參考它。
例2 中考慮了一個“顯著”不同的情況：通過 GNSS 進行地理定位。
手機接收來自多個不同衛(wèi)星的時間（就是時鐘），每個衛(wèi)星在同一時間發(fā)送一個。手機并非與所有衛(wèi)星距離相等，因此可以測量由不同源發(fā)送的時鐘之間的相位差。如果衛(wèi)星位置先天已知，GNSS接收器就很容易地重新計算自己的位置。
上面這兩個示例有眾多相似性：受邀參會的雙方有相同的時間觀念，就如例 2 中的衛(wèi)星。此外，雙方和衛(wèi)星都保持他們/它們參考的公共時間的副本。他們/它們并非直接共享同一個時間源，因為他們/它們在地理位置上彼此遠離。
同步是讓本地時鐘副本（從時間）與公共參考（主時間）隨時間推移保持一致的技術(shù)。這就是我們在尋找的定義。
在上面兩個示例中，任何同步誤差都會影響最終應(yīng)用的性能。在第一個示例中，如果受邀人自己的時鐘慢了（舉例），他在會面時就會遲到。
在第二個示例中，如果衛(wèi)星的本地時鐘副本有誤差，那么 GNSS 接收器將計算出錯誤的位置。
雖然兩種應(yīng)用有眾多相似性，但二者之間存在根本的區(qū)別，即應(yīng)用要求的準確性不同。在第一個示例中，如果時鐘慢了 1 秒，沒有人會抱怨，因為延誤 1 秒對會議而言一般可以容忍。而對于 GNSS 接收器，誤差 1 秒將導(dǎo)致計算出錯誤的位置，直接讓應(yīng)用不具備使用價值。
這就告訴我們，雖然這兩種應(yīng)用依靠相同的技術(shù)（同步），但驗收標準完全不同。事實上，驗收標準只與應(yīng)用有關(guān)。雖然準確性是最重要的驗收標準之一，但絕非唯一的標準。安全性、可用性、精度、集成度等都是其他的驗收標準示例。
在我們繼續(xù)研討之前，有必要簡要介紹一下 UTC的背景。UTC使用原子鐘確保時間單位秒得到正確地定義?？梢詫⒌厍蜃赞D(zhuǎn)作為一種時間基準，但令人遺憾的是，它的準確度欠佳，因為它逐年發(fā)生數(shù)秒的變化。在經(jīng)歷長時間以后，累積的誤差有可能導(dǎo)致 UTC 完全與地球時間不同步。例如在多年后，本該是中午，但 UTC時間是夜晚。為了解決這種潛在的長期失準問題，倫敦計量實驗室通過選擇性地定期增減1 秒，對 UTC進行補償。這一般在每年的 6 月末和 12月末進行。這些校正被稱作閏秒。
全球定位系統(tǒng) (GPS) 分配的時間使用與 UTC 相同的秒定義，但沒有采用閏秒。因此在 2021 年年初，GPS 時間和 UTC 時間相差 18秒。這個數(shù)字在未來還會改變。
作為用戶，我們不必擔心這些校正。我們的手機和計算機將在后臺同步到 UTC，即便存在閏秒，也能保持一致。
為在無數(shù)據(jù)覆蓋的時間和地點傳播 UTC，UTC 時間也通過德國 DCF77 電臺用長波傳播。
您也許會覺得相當意外，但原子鐘的精度遠優(yōu)于地球自轉(zhuǎn)。
Versal中的同步指標
同步這一術(shù)語代表的是通用技術(shù)，而驗收標準則與應(yīng)用嚴格相關(guān)。在下文中，我將著重介紹 Versal 自適應(yīng)計算加速平臺 (ACAP) 的兩個具體指標：
Versal在這兩個指標上都表現(xiàn)優(yōu)異，我將具體解釋其原因。
準確性與精度
讀者可能想知道的第一個問題是：準確性和精度，它們是不是一回事？
站在測量理論的角度，精度和準確性有不同的意義且彼此獨立。我們現(xiàn)在具體了解。
如果重復(fù)測量同一對象得到的結(jié)果彼此相近（即使不正確），那么這個測量系統(tǒng)屬于“高精度”。
如果重復(fù)測量同一對象得到的結(jié)果的平均值正確，這個測量系統(tǒng)屬于“高準確性”。
為更深入地理解上述定義，讀者應(yīng)考慮圖 2。在該系統(tǒng)中，對象（紅點）的位置在二維空間內(nèi)，而且我們想要測量它的位置。
我有兩個儀器（藍色和綠色），能測量對象的位置。五個藍點是藍色儀器完成的測量。五個綠點是綠色儀器完成的測量。
圖 2 – 精度與準確性對比。
根據(jù)上述定義，綠色儀器比藍色儀器更準確，藍色儀器比綠色儀器更精確?，F(xiàn)在很容易理解準確性和精度是彼此獨立的概念。讀者可以輕松地生成各種測量值集，可以是既不精確也不準確，或者是既精確又準確。
換言之，我們可以看到，只要測量系統(tǒng)是準確的，求平均值就是提高我們對這個對象的位置的認知的良好途徑。
如果測量系統(tǒng)不準確，校準是我們可以考慮的唯一解決方案。
導(dǎo)致時鐘的本地時鐘副本不準確的最主要因素之一是電子電路，特別是收發(fā)器的 FIFO：
上述兩個因素需要分開考慮，因為它們對準確性產(chǎn)生影響的方式不同。
第一個因素直接影響準確性：如果接收器和發(fā)送器在啟動時時延不同，IEEE1588 機制將無法檢測出這種不同。任何失衡都會直接地影響準確性。甚至求平均值也不能緩解。對于圖 3 所示的這個案例，讀者會注意兩個測量值集存在偏向。
令人驚奇的是，第二個因素對準確性沒有影響。事實上，因環(huán)境條件（電壓和溫度）造成的時延變化將同時適用于接收器和發(fā)送器，并且 IEEE1588 機制將予以抵消。在我們繼續(xù)進行研討前，我認為我們應(yīng)該更詳細地考慮一下上面這個論述。
這是否暗示時間傳遞只在啟動后進行一次？答案是否。
如果我們只校準一次，盡管 RX 和 TX 之間存在對稱性，但時延的改變?nèi)詴饛臅r鐘誤差，而且這個誤差將隨著溫度/電源漂移不斷累積。這種情況的對策是以快于溫度/供電變化的速度再同步。
我們回顧一下到目前的內(nèi)容：影響因素 1 要求我們在啟動時分別了解 RX 和 TX 的時延。影響因素 2 要求我們隨時間推移，用足夠快的速度再同步從時鐘。
Versal 收發(fā)器提供不同的替代方法來測量并控制時延，既在啟動時也在運行中，這些方法可分為下列兩種類型：
圖 3 – 啟動間的時延變化。
緩沖器旁路允許在 RX 和 TX 方向繞過 FIFO，通過建立精密的時鐘方案，可處理跨時鐘域的數(shù)據(jù)，且避免時序誤差。毋庸贅述，緩沖器旁路的時延最小。雖然這種“副作用”可能對同步應(yīng)用無關(guān)，但這對高頻交易 (HFT) 等其他行業(yè)領(lǐng)域而言則是關(guān)鍵。
緩沖器旁路能通過將收發(fā)器時延設(shè)定成固定值來解決問題，而另一類值得重視的方法是將重點放在時延測量本身。如果任何給定時間點的時延已知，則可以方便地重新用于以數(shù)學(xué)方式校正鐘表時間 (TOD) 值。
這種方法對同步應(yīng)用很有意義，因為它不必修改 IP 本身的時鐘架構(gòu)，就能為所有 IP（首先是以太網(wǎng)）提供自然的升級路徑。
精度同時通過兩類方法實現(xiàn)，因為精度取決于：
雖然這看似值得關(guān)注，但其準確性如何？失準的典型原因是啟動之間的時延變化，這是分頻器在重置后的隨機相位造成的。
Versal 能夠在啟動時測量或設(shè)置時延。這個初始校準階段有助于確保已去除收發(fā)器中的所有失準源。
正如我們之前提到的，運行中發(fā)生的時延改變對 RX 和 TX 是對稱的，可通過 PTP 機制本身予以補償。我認為對這個最后的論述有必要詳細闡述。如果 PTP 能夠補償這種類型的時延改變，那么隨時間推移時延測量的優(yōu)勢是什么？
很多情況下，時延的改變在 RX 和 TX 之間并不對稱。讀者可以考慮固有的非對稱協(xié)議的情況，例如 PON。
在其他情況下，RX 路徑和 TX 路徑可以在不同物理器件上：在測試設(shè)備上是典型情況。不同的器件可能有不同溫度，不同工藝和不同電源。所有這些原因綜合起來，將導(dǎo)致 RX 和 TX 之間的時延會隨時間的推移而演進發(fā)展，從而導(dǎo)致失準。
上面的示例，只是用來支持 RX 和 TX 之間的時延并非總是一起變化的觀點。
雖然很多平臺都能正確地實現(xiàn) PTP 協(xié)議，但 Versal 平臺便于您在工作中運用自己的專業(yè)知識和思路，打贏這場準確性之戰(zhàn)。這是一款助力您將創(chuàng)意變?yōu)楝F(xiàn)實的標準產(chǎn)品。
從納秒級的典型架構(gòu)時鐘，到 Versal 內(nèi)硬編碼的模擬相位內(nèi)插器提供的皮秒級時鐘，Versal ACAP 在收發(fā)器時延控制和時延測量方面，堪稱變革者。
單芯片系統(tǒng)
在之前的部分中，我們已經(jīng)了解到 Versal 為何在準確性和精度上表現(xiàn)優(yōu)異，以及開發(fā)同步應(yīng)用時的關(guān)鍵因素。
我希望讀者現(xiàn)在把重點放在“同步應(yīng)用”的含義上：任何運用這項功能在網(wǎng)絡(luò)節(jié)點間傳遞 TOD 的應(yīng)用都屬于這個類別。毋庸贅述，這嚴重取決于具體用戶。一般情況下，這需要配備帶有專有軟件、計算邏輯和各種接口的處理器。大多數(shù)情況下，它甚至還需要高速 ADC 或 DAC 以及/或者 DSP 引擎。
Versal 是一種自適應(yīng)計算應(yīng)用平臺 (ACAP)，前文提及的所有構(gòu)建塊都在單芯片上集成在同一封裝內(nèi)。
系統(tǒng)架構(gòu)師和設(shè)計師將能夠運用自己的專業(yè)知識，在單顆器件上實現(xiàn)自己的應(yīng)用。這是落實您的構(gòu)想的最便捷、最快速的途徑。
這只是關(guān)于Versal ACAP 的一個不同視角：在單芯片上運行并準確同步完整應(yīng)用。
結(jié)論
本文從兩個角度介紹了同一個具有革命性意義的 Versal 平臺：一個角度從宏觀上了解了運行著配有線接口和無線接口的定制可編程引擎的完整應(yīng)用。
另一個角度在微觀上揭示出每種接口如何為極準確的時間傳播提供支持。
處于 Versal 平臺的核心的，是構(gòu)建您自己的應(yīng)用所需的可編程邏輯。
在單顆器件上準確同步完整應(yīng)用。
作者簡介
Paolo 是賽靈思首席工程師，負責為歐洲、中東和非洲的戰(zhàn)略客戶提供技術(shù)支持。他的主要研究領(lǐng)域包括猝發(fā)數(shù)據(jù)恢復(fù)電路、網(wǎng)絡(luò)時序同步、超采樣技術(shù)和低時延傳輸架構(gòu)。他是國際時間與同步論壇 (ITSF) 指導(dǎo)委員會委員。
Paolo 從米蘭理工大學(xué)微電子專業(yè)獲得碩士學(xué)位，持有 19 項已授權(quán)專利。
